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    台积电和三星的工艺节点之争

    2019-02-20 10:36:29 来源:EETOP
    标签:
    IDM   台积电   三星   7nm   EUV

     

    半导体代工业务在过去30年中经历了一个动态变革。最初,代工厂是IDM背后的几个流程节点,追赶的希望渺茫。今天,代工厂正在引领10nm-7nm的工艺开发竞赛,并且绝对会继续这样一直做下去。
     
    台积电的优势在于:
     
    因为他们是台积电,这是值得信赖的代工合作伙伴,拥有最成熟,最完整的生态系统。台积电也是工艺技术的领导者和激烈的竞争对手。
     
    三星的优势有以下三个方面:
     
    1. 台积电之外的唯一选择
     
    产能不是三星的问题,拥有台积电之外的另一个代工选择总是好的。台积电(TSMC)和三星(Samsung)是仅存的两家最领先的芯片代工厂,因此这一点比大多数人想象的要重要得多。
     
    2. 技术
     
    领先的无晶圆厂公司寻求最佳技术,以满足其上市时间要求。三星在14纳米领先于台积电,他们在该节点表现相当不错。在10nm和7nm处,三星落后于台积电,但三星7nm在台积电之前拥有EUV
     
    3. 价钱
     
    三星拥有业界有史以来最好的晶圆价格。作为最大的存储器制造商确实有其优势,晶圆定价就是其中之一。
     
    国?#20351;?#35748;的半导体专家和IC Knowledge的?#35789;?#20154;Scotten Jones 给出了台积电与三星7nm的工艺数据对?#28909;?#19979;:
     
    Contacted Poly Pitch (CPP) (接触间距)
     
     - 台积电和三星都宣称7纳米的CPP为54纳米,但对于它们两者而言,我相信它们对电池的?#23548;蔆PP为57纳米。
     
    Metal 2 pitch (M2P) 
     
    三星是36nm,TSMC是40nm。
     
    Tracks 
     
    三星最小单元Tracks高度为6.75,TSMC为6.0。
     
    Diffusion break
     
    TSMC光学工艺(7FF)是双扩散?#19979;?DDB),据报道它们的EUV工艺(7FFP)将采用单扩散?#19979;?SDB)。三星7nm有第一代工艺(我相信这是7LPE),是DDB,他?#19988;?#26377;第二代工艺(我相信这是7LPP),也是DDB。在今年的VLSIT?#24076;?#20182;们讨论了与SDB的第三代流程。很难知道这到底是什么,在10nm,他们的第二代工艺?#23548;?#19978;是他们的8nm工艺,所以这可能是他们的5nm工艺,也可能是第三代7nm工艺。
     
    Transistor density(晶体管密度)
     
    TSMC 7FF的最小单元逻辑密度略好于三星7LPE或7LPP。台积电EUV 7FFP略好于三星“ 第三代”7nm。
     
    SRAM cell size(SRAM单元尺寸 )
     
    我认为所有三星三代以及台积电的两代的SRAM单元尺寸是相同的,但我不确定。三星的SRAM单元略小一些。
     
     
    Scotten 认为,总的来说,这两家的工艺在密度上是相似的,但台积电会在产能提升方面会处于领先地位。
     
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